Одним из примеров схемного решения программируемого делителя частоты является цифровой счетчик. Он состоит из нескольких декадных пересчетных ступеней, каждая из которых соответствует одному десятичному разряду значения выходной частоты. Декадные счетчики (декады) в свою очередь построены из набора стандартных логических схем, содержащего триггеры и логические схемы. Для повышения быстродействия декадные счетчики включены по параллельной схеме и могут работать в режиме прямого деления или в режиме сброса, начиная счет с любого из десяти заданных исходных состояний. Для получения требуемого значения коэффициента пересчета используются обратные связи между последовательно включенными декадными ступенями. Коэффициент деления устанавливается подачей на вентили сброса всех счетных элементов исходных постоянных напряжений в виде комбинации двоичного кода. Необходимая комбинация напряжений на проводах может задаваться переключателями установки частоты синтезатора. Если программируемый делитель частоты выполняется из последовательно соединенных декад с применением дешифраторов и схем совпадений, необходимо учитывать, что в процессе счета и формирования импульса сброса последний задерживается на время, которое складывается из суммарного времени переключения всех триггеров из одного состояния в другое и времени срабатывания дешифраторов и схемы совпадения. Для нормальной работы счетчика необходимо, чтобы это время не превышало периода следования входных импульсов. Фазовые детекторы. Разность фаз между опорным сигналом и выходным напряжением программируемого делителя преобразуется с помощью фазового детектора в сигнал ошибки, который после фильтрации и усиления используется для управления частотой. Фазовый детектор должен иметь линейную характеристику, максимально подавлять сигнал опорной частоты и создавать минимальное напряжение пульсации, которое является основным источником паразитной частотной модуляции. Обычно они ослабляются последующим фильтром. нижних частот.