Делители частоты являются наиболее важными узлами блока АПЧ цифрового синтезатора частоты. Установка коэффициента деления этих узлов определяет частоту подстраиваемого генератора. В типовом синтезаторе делители занимают половину объема и являются пока наиболее сложными его узлами в схемном отношении. При диапазоне выходных частот свыше 10 МГц синтезатор, как правило, содержит предварительный делитель частоты с постоянным коэффициентом деления. Потребность в указанном делителе объясняется трудностью создания пересчетных схем с переменным коэффициентом деления, работоспособных на частотах свыше 10 МГц, особенно выполненных на интегральных схемах. Введение в петлю ФАП делителя с постоянным коэффициентом деления сопряжено, однако, с рядом недостатков. Частота, на которой осуществляется сравнение фаз, понижается, и, следовательно, полоса пропускания фильтра нижних частот, обеспечивающего подавление нежелательных составляющих, также должна быть сужена. Понижение частоты приводит к ослаблению подстраивающего действия системы при кратковременных флуктуациях фазы колебаний генератора, а также к увеличению времени, необходимого для достижения полной синхронизации. В настоящее время отечественной промышленностью выпускаются гибридные интегральные микросхемы пересчета, из которых можно составить пересчетную декаду, работающую на частотах до 50—60 МГц. Для более высоких частот находят применение быстродействующие пересчетные схемы на туннельных диодах и высокочастотных транзисторах структуры.